Intel fortalece oportunidades para el canal con avances en manufactura avanzada y compatibilidad de diseño en Intel 18A-P

En el Simposio VLSI de 2026, Intel Foundry proporcionó una actualización sobre su hoja de ruta de procesos y sus inversiones en innovación a largo plazo. La compañía compartió que Intel 18A-P, la primera mejora de rendimiento de la familia Intel 18A, ha entrado en producción de riesgo, cumpliendo con el cronograma compartido por primera vez con clientes y socios el año pasado.

“Nuestras actualizaciones y presentaciones en el VLSI son una señal para los clientes y socios de Intel Foundry de que estamos totalmente comprometidos con la innovación en procesos de vanguardia a largo plazo”, afirmó Naga Chandrasekaran, vicepresidente ejecutivo y director general de Intel Foundry. “Este es un viaje, y aunque tenemos más trabajo por delante, apreciamos la oportunidad de compartir el progreso que estamos logrando con Intel 18A-P y nuestra investigación y desarrollo a largo plazo”.

Actualizaciones sobre Intel 18A-P en el VLSI

Intel Foundry habilita los beneficios de rendimiento, energía y diseño de Intel 18A-P a través de una combinación de co-optimizaciones de transistores, interconexiones y tecnología de diseño. En el VLSI, los ingenieros de Intel Foundry detallaron los siguientes avances:

• Intel 18A-P ofrece un rendimiento un 9 % mayor a la misma potencia (iso-potencia) o un 18 % menos de consumo a igual rendimiento (iso-rendimiento) en comparación con Intel 18A, junto con características térmicas mejoradas y una mayor flexibilidad de diseño.
• Presentación de Power Boost, la nueva opción de transistor de doble contacto y baja resistencia de Intel 18A-P permite una mayor corriente de accionamiento y una frecuencia más alta a una capacitancia equivalente.
• Resistencia térmica mejorada entre un 20 % y un 40 % mediante innovaciones en materiales y en diseño.
• Resistencia de las vías (las conexiones verticales entre las capas de un chip) mejorada entre un 10 % y un 30 % mediante optimizaciones geométricas y de materiales.
• Mejora de la movilidad a través de la ingeniería de tensión (strain engineering) en las vías PMOS, permitiendo que la corriente se mueva de manera más eficiente a través del transistor.
• Nuevas opciones de transistores de bajo consumo y alto rendimiento.
• Nuevo quinto par de voltaje de umbral (Vt) lógico entre ULVT y LVT (una quinta opción de Vt adicional para que los diseñadores equilibren velocidad y consumo energético).
• Intel 18A-P es totalmente compatible con las reglas de diseño de Intel 18A, lo que permite la reutilización directa de la propiedad intelectual (IP) y los flujos de diseño existentes.

• Al igual que Intel 18A, Intel 18A-P ofrece dos alturas de celda (180 nm y 160 nm) y un paso de polisilicio contactado (contacted poly pitch) de 50 nm.

Actualizaciones adicionales en el VLSI

Intel Foundry introdujo en el mercado los transistores GAA (gate-all-around) y el suministro de energía por la cara posterior (BSPD) el año pasado con Intel 18A. Esta semana, los equipos de ingeniería han explicado cómo estas tecnologías sientan las bases para mejorar el rendimiento, la eficiencia energética y el escalado en futuros diseños lógicos:

• En una charla invitada en el VLSI, Eric Karl, vicepresidente y fellow de Intel Foundry, mostró cómo la empresa está cuantificando las ventajas del suministro de energía por la parte trasera del chip y los transistores gate-all-around. Karl habló de una reducción del 11% en el área enrutada y una reducción de 10 veces en la caída de voltaje dinámica, lo que permite un aumento de frecuencia de hasta un 6% o una reducción de la potencia dinámica superior al 15% en comparación con una tecnología de interconexión frontal comparable.
• Manju Shamanna, del grupo de Ingeniería de Silicio y Plataformas de Intel Foundry, presentó resultados obtenidos en silicio de núcleos de CPU construidos con un proceso de gate-all-around y suministro de energía por la cara. Su investigación demuestra un mayor escalado de frecuencia a voltajes más bajos, incluyendo una mejora de frecuencia de aproximadamente el 30 % a bajo voltaje (~0.5 V), al tiempo que reduce la caída de tensión por resistencia (IR) y permite un funcionamiento más eficiente.

Innovación futura en el VLSI

Intel Foundry también presentó actualizaciones de investigación a largo plazo en el evento, abarcando varias áreas importantes para el futuro escalado del silicio:

• CFET (FET Complementario): Intel demostró inversores CFET monolíticos con dispositivos NMOS y PMOS apilados verticalmente con un paso de puerta (gate pitch) de 45 nm, abriendo un camino para continuar el escalado lógico más allá de los transistores gate-all-around a través de una arquitectura de dispositivo vertical.
• Integración de GaN + Si para la gestión de energía: Intel demostró la integración monolítica en 300 mm de dispositivos de potencia de nitruro de galio con lógica de silicio, incluyendo un bloque de control digital de ~1,000 puertas, lo que permite un control digital eficiente y a gran escala junto con dispositivos de potencia de alto rendimiento en un único proceso, reduciendo la complejidad del sistema.
• Interconexión de rutenio sustractivo: Intel demostró el rutenio sustractivo con integración de entrehierro (airgap), logrando una reducción de la capacitancia de hasta un ~35 % y ganancias de frecuencia medibles en comparación con el cobre, lo que apunta a una vía viable para mejorar el escalado de resistencia y capacitancia a medida que las interconexiones continúan reduciéndose.
• Nuestro nodo de proceso Intel 18A-P y la producción de riesgo de dicho nodo, incluyendo el rendimiento, la potencia y los beneficios de diseño, la competitividad y los avances tecnológicos;
• Nuestros desarrollos de investigación en inversores CFET, integración de GaN + Si e interconexiones de rutenio sustractivo (sRu).

Dichas declaraciones implican muchos riesgos e incertidumbres que podrían causar que nuestros resultados reales difieran materialmente de los expresados o implícitos, incluidos los asociados con:

• el alto nivel de competencia y el rápido cambio tecnológico en nuestra industria;
• las inversiones significativas, a largo plazo e inherentemente arriesgadas que estamos haciendo en I+D e instalaciones de fabricación que pueden no obtener un rendimiento favorable;
• las complejidades e incertidumbres en el desarrollo e implementación de nuevos productos semiconductores y tecnologías de procesos de fabricación;
• cambios en la demanda y los márgenes de los productos;
• condiciones macroeconómicas y tensiones y conflictos geopolíticos, incluidas las tensiones geopolíticas y comerciales entre EE. UU. y China, las tensiones y el conflicto que afectan a Israel y Oriente Medio, las crecientes tensiones entre China continental y Taiwán y los impactos de la guerra de Rusia en Ucrania;
• las recientes y elevadas tensiones geopolíticas, la volatilidad e incertidumbre con respecto a las políticas comerciales internacionales, incluidos los aranceles y los controles de exportación, que afectan a nuestro negocio, los mercados en los que competimos y la economía mundial;
• el mercado en evolución de productos con capacidades de IA;
• nuestra compleja cadena de suministro global que apoya nuestras instalaciones de fabricación e incorpora fundiciones externas, incluyendo interrupciones, retrasos, tensiones y conflictos comerciales o escasez;
• defectos de productos, erratas y otros problemas de productos, particularmente a medida que desarrollamos productos de próxima generación e implementamos tecnologías de procesos de fabricación de próxima generación; y
• otros riesgos e incertidumbres descritos en este informe, nuestro Formulario 10-K de 2025 y nuestras otras presentaciones ante la SEC.

Teniendo en cuenta estos riesgos e incertidumbres, se advierte a los lectores que no depositen una confianza indebida en dichas declaraciones a futuro. Se insta a los lectores a que revisen y consideren cuidadosamente las diversas divulgaciones hechas en este comunicado y en otros documentos que presentamos periódicamente ante la SEC que revelan riesgos e incertidumbres que pueden afectar nuestro negocio.

A menos que se indique específicamente lo contrario, las declaraciones a futuro en este comunicado no reflejan el impacto potencial de ninguna desinversión, fusión, adquisición u otra combinación de negocios que no se haya completado a la fecha de esta presentación. Además, las declaraciones a futuro en este comunicado se basan en las expectativas de la dirección a la fecha de este comunicado, a menos que se especifique una fecha anterior, incluidas las expectativas basadas en información y proyecciones de terceros que la dirección considera fiables. No asumimos, y renunciamos expresamente a cualquier deber de, actualizar dichas declaraciones, ya sea como resultado de nueva información, nuevos desarrollos o de otro modo, excepto en la medida en que la divulgación pueda ser requerida por ley.